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为了充分发挥量子计算机的潜力，必须谨慎管理噪声对量子比特性能的影响。负责诊断噪声引起的计算错误的解码器必须高效利用资源，以便扩展到大量子比特数和低温操作。此外，它们必须快速运行，以避免量子计算机的逻辑时钟速率呈指数级下降。为了克服这些挑战，我们引入了碰撞聚类解码器，并在 FPGA 和 ASIC 硬件上实现它。我们使用领先的量子纠错方案表面代码模拟逻辑内存实验，并展示 MHz 解码速度——符合超导量子比特等快速操作模式的要求——FPGA 和 ASIC 分别高达 881 和 1057 个量子比特表面代码。ASIC 设计占用 0.06mm2，仅消耗 8mW 功率。我们的解码器性能高，资源高效，为实际实现容错量子计算机开辟了一条可行的途径。
arXiv:2309.05558v2 [quant-ph] 2024 年 9 月 24 日
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